ÄÜÅÙÃ÷ »ó¼¼º¸±â
¸ÞÄ«Æ®·Î´Ð½º


¸ÞÄ«Æ®·Î´Ð½º

¸ÞÄ«Æ®·Î´Ð½º

<·ùÁ¤·¡> Àú | º¹µÎÃâÆÇ»ç

Ãâ°£ÀÏ
2013-10-01
ÆÄÀÏÆ÷¸Ë
ePub
¿ë·®
9 M
Áö¿ø±â±â
PC½º¸¶Æ®ÆùÅÂºí¸´PC
ÇöȲ
½Åû °Ç¼ö : 0 °Ç
°£·« ½Åû ¸Þ¼¼Áö
ÄÜÅÙÃ÷ ¼Ò°³
¸ñÂ÷
ÇÑÁÙ¼­Æò

ÄÜÅÙÃ÷ ¼Ò°³

¸ÞÄ«Æ®·Î´Ð½º´Â ´Ü¼øÇÏ°Ô´Â ±â°è°øÇаú ÀüÀÚ°øÇÐÀÇ Á¢¸ñ ÇüÅ·ΠÀÌÇØÇÒ ¼öµµ ÀÖÀ¸¸ç, ¼¼ºÎÀûÀ¸·Î´Â ÀüÀÚȸ·Î, ±â°è°øÇÐ, ¼ÒÇÁÆ®¿þ¾î ÇÁ·Î±×·¡¹Ö, Á¦¾î°øÇÐ µî ´Ù¾çÇÑ ºÐ¾ß°¡ Çϳª·Î À¶ÇÕµÈ ÇüÅÂÀÌ´Ù. µû¶ó¼­ ÇÑ ±ÇÀÇ Ã¥À¸·Î ¸ÞÄ«Æ®·Î´Ð½º Àüü ºÐ¾ß¸¦ ÀÌÇØÇÏ´Â °ÍÀº ºÒ°¡´ÉÇÑ ÀÏÀÌ¸ç º» ±³Àç¿¡¼­´Â ¸ðÅÍ Á¦¾î ¹× µðÁöÅÐ ¸ð¼Ç Á¦¾î ½Ã½ºÅÛÀ¸·Î ºÐ¾ß¸¦ ÇÑÁ¤ÇÏ¿´´Ù. ¸ÞÄ«Æ®·Î´Ð½º¿Í °ü·ÃµÈ ¸ðµç ³»¿ëÀ» ¹é°ú»çÀü½ÄÀ¸·Î ³ª¿­Çϱ⺸´Ù´Â ¸ðÅÍ Á¦¾î¿Í °ü·ÃµÈ ³»¿ëÀ» ½ÉµµÀÖ°Ô ´Ù·ç¾î µðÁöÅÐ ¸ð¼Ç Á¦¾î ½Ã½ºÅÛÀÇ ±¸Çö¿¡ µµ¿òÀÌ µÇµµ·Ï ±³À縦 ±¸¼ºÇÏ¿´´Ù.

¹ÝµµÃ¼ ±â¼ú ¹× À̸¦ ±â¹ÝÀ¸·Î ÇÏ´Â ÀÓº£µðµå ½Ã½ºÅÛ ºÐ¾ßÀÇ ±Þ¼ÓÇÑ ¹ßÀüÀº °ÅÀÇ ´ëºÎºÐÀÇ »ê¾÷ ºÐ¾ß¿¡ ¿µÇâÀ» ¹ÌÄ¡°í ÀÖÀ¸¸ç, ¸ÞÄ«Æ®·Î´Ð½º ºÐ¾ßµµ ¿¹¿Ü´Â ¾Æ´Ï´Ù. ¸¶ÀÌÅ©·ÎÇÁ·Î¼¼¼­¿Í FPGA µîÀÇ µðÁöÅÐ ±â¼úÀ» È°¿ëÇÔÀ¸·Î½á °ú°Å¿¡´Â ±¸ÇöÀÌ ºÒ°¡´ÉÇÏ¿´´ø ±â´Éµµ ¸Å¿ì ¿ëÀÌÇÏ°Ô ±¸ÇöÇÒ ¼ö ÀÖ°Ô µÇ¾ú´Ù. ÇÏÁö¸¸, µðÁöÅÐ ¸ð¼Ç Á¦¾î ½Ã½ºÅÛ ±¸Ãà¿¡ ÇÊ¿äÇÑ ³»¿ëµéÀÌ Àü±âÀüÀÚ°è¿­ Çаú ±³°ú°úÁ¤¿¡¼­ ¼­·Î ´Ù¸¥ ±³°ú¸ñ¿¡¼­ ´Ù·ç¾îÁö°í ÀÖ´Â °ü°è·Î ´Ù¾çÇÑ ºÐ¾ßÀÇ Áö½ÄÀ» µðÁöÅÐ ¸ð¼Ç Á¦¾î ½Ã½ºÅÛ¿¡ Àû¿ëÇÏ´Â ¹æ¹ýÀ» ÇнÀÇÒ ÇÊ¿ä°¡ ÀÖ´Ù. º» ±³Àç¿¡¼­´Â DC ¸ðÅÍ, RC¼­º¸, ½ºÅ×ÇÎ ¸ðÅÍ, ±×¸®°í BLDC ¸ðÅÍ µî 4°¡Áö ¼ÒÇü ¸ðÅÍ¿¡ ´ëÇÏ¿© °¢°¢ ¸ðÅÍÀÇ ±¸Á¶, ±¸µ¿ ¿ø¸®, ±¸µ¿ ȸ·Î, Á¦¾î½Ã½ºÅÛÀÇ ±¸Á¶, ±×¸®°í µðÁöÅÐ Á¦¾î ½Ã½ºÅÛ ±¸ÃàÀ» À§ÇÑ MCU F/W¿Í FPGA È°¿ë ¹æ¹ýÀ» ´Ù·é´Ù. FPGA¸¦ È°¿ëÇϱâ À§Çؼ­´Â VHDL µîÀÇ HDLÀ» ÇнÀÇÏ¿©¾ß Çϴµ¥, º» ±³Àç¿¡¼­´Â Verilog HDL¸¦ »ç¿ëÇÏ¿´À¸¸ç, ºÎ·Ï¿¡´Â FPGA È°¿ëÀ» À§ÇÑ Verilog ÄÚµù¿¡ ´ëÇÏ¿© ¿ä¾àÇÏ¿´´Ù.

º» ±³Àç´Â C ÇÁ·Î±×·¡¹Ö, ¸¶ÀÌÅ©·ÎÇÁ·Î¼¼¼­, µðÁöÅÐ ³í¸®È¸·Î, FPGA, ÀüÀÚȸ·Î, ±×¸®°í Á¦¾î°øÇÐÀ» ¹è¿î ÇлýµéÀ» ´ë»óÀ¸·Î °­ÀÇÇϱ⿡ ÀûÇÕÇϸç, ¸¶ÀÌÅ©·ÎÇÁ·Î¼¼¼­¸¦ ±â¹ÝÀ¸·Î ÇÏ´Â ¸ðÅÍ Á¦¾î ½Ã½ºÅÛÀ» È°¿ëÇÑ ½Ç½À ¹× ÇÁ·ÎÁ§Æ®¸¦ º´ÇàÇÑ´Ù¸é º¸´Ù ÁÁÀº ¼º°ú¸¦ °ÅµÑ ¼ö ÀÖ´Ù. ÇкΠ°úÁ¤ÀÇ °­ÀÇ¿¡ Àû¿ëÇÑ´Ù¸é °¢Á¾ ¸ðÅÍÀÇ ±¸Á¶¿Í ±¸µ¿ ¿ø¸®¸¦ ÇнÀÇÏ°í, º°µµÀÇ ½Ç½À ½Ã½ºÅÛ¿¡¼­ ¸¶ÀÌÄÄ F/W ÇÁ·Î±×·¡¹ÖÀ» ÅëÇÏ¿© ¸ðÅÍ Á¦¾î¸¦ À§ÇÑ Çǵå¹é Á¦¾î±â¸¦ ±¸ÇöÇÏ´Â ³»¿ëÀÌ ÀûÇÕÇϸç, ¼®»ç °úÁ¤ÀÇ °­ÀÇ¿¡ È°¿ëÇÑ´Ù¸é Á¦¾î ¸ñÀû¿¡ µû¸¥ Á¦¾î ½Ã½ºÅÛÀÇ ±¸Á¶ ¹× FPGA RTL ÄÚµù±îÁö Æ÷ÇÔÇÏ¿© Àüü µðÁöÅÐ ¸ð¼Ç Á¦¾î ½Ã½ºÅÛÀ» ±¸ÇöÇÏ´Â ÇÁ·ÎÁ§Æ®·Î ÁøÇàÇÏ´Â °ÍÀÌ ÀûÇÕÇÏ´Ù°í º»´Ù.

óÀ½ ÁýÇÊÀ» ½ÃÀÛÇÒ ¶§´Â Áö±Ý±îÁö ÇÊÀÚÀÇ °æÇèÀ» ¹ÙÅÁÀ¸·Î ¸ð¼Ç Á¦¾î ½Ã½ºÅÛÀÇ ±¸Ãà¿¡ ÇÊ¿äÇÑ ¸ðµç ³»¿ëÀ» ¹Ý¿µÇÏ°íÀÚ ÇÏ¿´´Ù. ÇÏÁö¸¸, Áö½Ä°ú »ý°¢À» ±Û·Î Ç¥ÇöÇÏ´Â °ÍÀÌ ÀÌÇØÇÏ´Â °Í°ú´Â ´Ù¸¥ ÀÏÀ̾ ¿ø°í ÀÛ¾÷À» ¸¶¹«¸®ÇÏ´Â ½ÃÁ¡¿¡¼­´Â ¸¹ÀÌ ºÎÁ·ÇÔÀÌ ´À²¸Áø´Ù. ´Ù¸¸, ÀÌ Ã¥ÀÇ µ¶ÀÚ´Â ÇÊÀÚ°¡ °æÇèÇß´ø ½ÃÇàÂø¿À¸¦ µ¿ÀÏÇÏ°Ô °ÞÁö ¾Ê¾ÒÀ¸¸é ÇÏ´Â ¹Ù·¥À» °¡Á®º»´Ù.

¸ñÂ÷

CHAPTER 1 ¸ÞÄ«Æ®·Î´Ð½º¿Í ¸ð¼ÇÁ¦¾î½Ã½ºÅÛ

1.1 ¸ÞÄ«Æ®·Î´Ð½º ¼Ò°³
1.2 ¸ð¼Ç Á¦¾î ½Ã½ºÅÛÀÇ ¼Ò°³


CHAPTER 2 DC ¸ðÅÍ

2.1 DC ¸ðÅÍ ¼Ò°³
2.1.1 DC ¸ðÅÍÀÇ ±¸Á¶
2.1.2 DC ¸ðÅÍÀÇ ±¸µ¿ ¿ø¸®
2.2 DC ¸ðÅÍÀÇ ±¸µ¿
2.2.1 DC ¸ðÅÍÀÇ ¼öÇÐÀû ¸ðµ¨
2.2.2 DC ¸ðÅÍÀÇ ±¸µ¿ ¹æ½Ä
2.3 Çǵå¹é Á¦¾î ½Ã½ºÅÛÀÇ ±¸¼º
2.3.1 DC ¸ðÅÍÀÇ Çǵå¹é Á¦¾î ½Ã½ºÅÛ
2.3.2 DC ¸ðÅÍ µå¶óÀ̹ö
2.3.3 À§Ä¡ ¹× ¼Óµµ ÃøÁ¤
2.3.4 µðÁöÅÐ PID Á¦¾î±â
2.3.5 Á¦¾î ¸ñÀû¿¡ ÀûÇÕÇÑ Á¦¾î ½Ã½ºÅÛ ±¸Á¶
2.3.6 Æ®·¡Å· Á¦¾î¸¦ À§ÇÑ À§Ä¡ ¹× ¼Óµµ ±ËÀû
2.4 DC ¸ðÅÍ Á¦¾î¸¦ À§ÇÑ MCU FW ¹× FPGA È°¿ë
2.4.1 FPGA¸¦ ÀÌ¿ëÇÑ PWM »ý¼º±â ±¸Çö
2.4.2 FPGA¸¦ ÀÌ¿ëÇÑ ¿£ÄÚ´õ ÆÞ½º Ä«¿îÅÍ ±¸Çö
2.4.3 MCU FW¸¦ ÀÌ¿ëÇÑ µðÁöÅÐ PID Á¦¾î±â ±¸Çö


CHAPTER 3 RC ¼­º¸¸ðÅÍ

3.1 RC ¼­º¸¸ðÅÍ ¼Ò°³
3.1.1 RC ¼­º¸¸ðÅÍÀÇ Æ¯Â¡
3.2 RC ¼­º¸¸ðÅÍÀÇ ±¸Á¶ ¹× ±¸µ¿
3.2.1 RC ¼­º¸¸ðÅÍÀÇ ±¸Á¶
3.2.2 RC ¼­º¸¸ðÅÍÀÇ ±¸µ¿
3.3 RC ¼­º¸¸ðÅÍÀÇ ±¸µ¿ ½Ã½ºÅÛ ¼³°è
3.3.1 PWM ÆÄÇü »ý¼º±â


CHAPTER 4 ½ºÅ×ÇÎ ¸ðÅÍ

4.1 ½ºÅ×ÇÎ ¸ðÅÍ ¼Ò°³
4.1.1 ½ºÅ×ÇÎ ¸ðÅÍÀÇ Æ¯Â¡
4.1.2 DC ¸ðÅÍ¿Í ½ºÅ×ÇÎ ¸ðÅÍÀÇ Àå´ÜÁ¡ ºñ±³
4.2 ½ºÅ×ÇÎ ¸ðÅÍÀÇ ±¸Á¶ ¹× ºÐ·ù
4.2.1 ±â°èÀû ±¸Á¶¿¡ ÀÇÇÑ ºÐ·ù
4.2.2 °íÁ¤ÀÚ ±Ç¼± °á¼± ±¸Á¶¿¡ ÀÇÇÑ ºÐ·ù
4.3 ½ºÅ×ÇÎ ¸ðÅÍÀÇ ±¸µ¿
4.3.1 Ç® ½ºÅÜ(full step) ±¸µ¿ ¹æ½Ä
4.3.2 ÇÏÇÁ ½ºÅÜ(half step) ±¸µ¿ ¹æ½Ä
4.3.3 ¸¶ÀÌÅ©·Î ½ºÅÜ(micro step) ±¸µ¿ ¹æ½Ä
4.3.4 Àü·ù ±¸µ¿ µå¶óÀ̹ö ȸ·Î
4.4 ½ºÅ×ÇÎ ¸ðÅÍÀÇ À§Ä¡ ¹× ¼Óµµ Á¦¾î
4.4.1 À§Ä¡ Á¦¾î
4.4.2 ¼Óµµ Á¦¾î
4.4.3 °¡°¨¼Ó Á¦¾î
4.5 ½ºÅ×ÇÎ ¸ðÅÍ Á¦¾î¸¦ À§ÇÑ MCU FW ¹× FPGA È°¿ë
4.5.1 ½ºÅ×ÇÎ ¸ðÅÍ Á¦¾î¸¦ À§ÇÑ ºí·Ï¼±µµ
4.5.2 MCU¿Í FPGA¸¦ È°¿ëÇÑ ½ºÅ×ÇÎ ¸ðÅÍ Á¦¾î ½Ã½ºÅÛ


CHAPTER 5 BLDC ¸ðÅÍ

5.1 BLDC ¸ðÅÍ ¼Ò°³
5.1.1 BLDC ¸ðÅÍÀÇ Æ¯Â¡
5.2 BLDC ¸ðÅÍÀÇ ±¸Á¶
5.2.1 BLDC ¸ðÅÍÀÇ ±¸¼º
5.2.2 BLDC ¸ðÅÍÀÇ ±Ç¼± °á¼±
5.3 BLDC ¸ðÅÍÀÇ ±¸µ¿
5.3.1 BLDC ¸ðÅÍÀÇ 3»ó ÀԷ°ú Ȧ¼¾¼­ Ãâ·Â
5.3.2 Àü±âÀû Á¤·ùÀÚÀÇ µ¿ÀÛ
5.3.3 BLDC ¸ðÅÍÀÇ ±¸µ¿ ȸ·Î
5.4 BLDC ¸ðÅÍ Á¦¾î¸¦ À§ÇÑ FPGA È°¿ë
5.4.1 FPGA¸¦ ÀÌ¿ëÇÑ Àü±âÀû Á¤·ùÀÚ ±¸Çö
5.4.2 FPGA¸¦ ÀÌ¿ëÇÑ È¦¼¾¼­ Ä«¿îÅÍ ±¸Çö


ºÎ·Ï Verilog È°¿ë

1. Verilog HDLÀÇ ±âº» °³³ä
1.1 ±âº» ¹®¹ý
1.2 µ¥ÀÌÅÍ Å¸ÀÔ
1.3 ÄÄÆÄÀÏ·¯ Áö½Ã¾î
1.4 ¸ðµâ°ú Æ÷Æ®
1.5 °èÃþÀû ¼³°è
2. Verilog HDLÀ» ÀÌ¿ëÇÑ RTL ÄÚµù
2.1 ¿¬»êÀÚ
2.2 ¿¬¼ÓÇÒ´ç¹®
2.3 initial vs. always
2.4 ºí·ÏÅ· ¹®Àå vs. ³íºí·ÏÅ· ¹®Àå
2.5 ŸÀÌ¹Ö Á¦¾î
2.6 Á¶°Ç¹® ¹× ´ÙÁß ºÐ±â
3. µ¿±â½Ä ¼³°è ¹× ·¹Áö½ºÅÍ Àü´Þ Ç¥Çö
3.1 »óÅ ¸Ó½Å(State machine)
3.2 ·¹Áö½ºÅÍ Àü´Þ Ç¥Çö