이 책은 Fractional Delay Filter 를 Python 과 Verilog 로 설계하는 방법을 다루고 있다. Fractional Delay Filter (FD) 는 미세조정이 필요한 곳에서 많이 사용하는 필터인데 FIR IIR 디지털 필터에 비해 전자공학도들에게 잘 알려지지 않은 것 같아 이번 기회를 빌어 소개하고자 한다. FIR IIR 이 이제는 좀 식상하다고 느낀다면 FD 필터를 한번 경험해 보길 바란다.

1. 설계 환경 구축하기
1.1 Python 설치하기
1.2 Scipy 설치하기
1.3 Numpy 설치하기
1.4 Matplotlib 설치하기
1.5 AcroEdit 설치
1.6 Icarus Verilog 설치
1.7 에디터 환경 셋업
1.8 Path 설정
1.9 설계환경 테스트
2. Fractional Delay Filter 란?
2.1 정의
2.2 원리
2.3 응용
3. FD Filter Python 설계
3.1 기본 코드
3.2 Coefficient shift (1)
3.3 Coefficient shift (2)
3.4 Weight Change
3.5 응용
3.6 Simulation
3.7 Stimulus File Dump
4. FD Filter Verilog 설계
4.1 Full Verilog Code
5. Testbench
6. Simulation Result (gtkwave)
7. Simulation Result (python)
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