본 교재는 다양한 종류의 회로를 레지스터 전송 수준에서 Verilog 언어로 설계 하고 시뮬레이션으로 검증할 수 있도록 만들어진 실습교재로서 기초 논리회로 설계와 Verilog 문법에 대한 선 지식이 있어야 한다. 본 교재의 실습을 통하여 조합논리 및 순서논리, 유한상태머신 및 데이터패스, 그리고 최종적으로 응용 회로 설계에 대한 지식을 획득할 수 있다.

1 장은 조합논리회로의 기초 모듈들을 설계 하고 검증하며, 2 장은 순서논리회로의 기초 모듈들을 설계 하고 검증 한다. 3 장은 Mealy 와 Moore 타입의 유한상태머신을 RTL 코드로 설계 하고, 상태도로부터 논리회로 추출 및 최적화를 거쳐 논리회로도를 설계 하고 검증 한다. 4 장은 버스나 멀티플렉서 배선구조를 가지는 데이터패스 회로를 설계 하고 검증 한다. 5 장은 앞장에서 설계된 모듈들을 조합하여 컨트롤러와 데이터패스로 구성되는 계층구조의 응용 논리회로를 설계 하고 검증 한다. 다양한 설계구조를 체험할 수 있다.

설계 CAD 환경은 엔지니어링 사스 (Engineering Software As A Service) 방식으로 제공되는 온라인 검증 툴인 Flowrian을 사용하여 Verilog 설계 및 검증 서비스를 사용할 수 있다. 대학 교육에는 교육용 온라인 검증 서비스인 Flowrian-University-SaaS 의 Basic Lab Service을 사용하여 본 교재가 제공하는 모든 설계를 시뮬레이션 검증할 수 있다. 엔지니어링 사스 서비스에 대한 자세한 사항들은 ㈜시스템 센트로이드 홈페이지 (www.syscen.com) 에서 정보를 얻을 수 있다.

1. 조합논리회로
1.1. 반가산기 설계
1.2. 전가산기 설계
1.2.1. Dataflow 타입 전가산기 설계
1.2.2. Behavior 타입 전가산기 설계
1.2.3. Structure 타입 전가산기 설계
1.3. 멀티플렉서 설계
1.4. 인코더 설계
1.5. 디코더 설계
1.6. 홀수 패리티 생성기 설계
1.7. Binary to Gray 디코더 설계
1.8. Tri-State 버퍼 설계

2. 순서논리회로
2.1. D형 래치 설계
2.2. D형 플립플롭 설계
2.3. JK형 플립플롭 설계
2.4. 레지스터 설계
2.5. 쉬프트 레지스터 설계
2.6. BCD 카운터 설계
2.7. 링 카운터 설계
2.8. 롬 (ROM) 설계
2.9. 램 (RAM) 설계

3. 유한상태머신
3.1. Level to Pulse 변환기 설계
3.1.1. Mealy 타입의 RTL 설계
3.1.2. Mealy 타입의 논리회로도 설계
3.1.3. Moore 타입의 RTL 설계
3.1.4. Moore 타입의 논리회로도 설계
3.2. 패턴 감지 회로 설계
3.3. 마이크로 시퀀서 설계
3.4. 교통 신호등 제어기 설계
3.4.1. 전역 상수 설계
3.4.2. 타이머 모듈 설계
3.4.3. 제어 모듈의 설계
3.4.4. 최상위 모듈 설계

4. 데이터패스
4.1. ALU 회로 설계
4.2. 버스를 통한 데이터 이동 회로 설계
4.2.1. 8 비트 Tri-State Buffer 설계
4.2.2. 최상위 모듈 설계
4.3. Look-up Table 을 이용한 곱셈 회로 설계
4.3.1. 6 비트 레지스터 설계
4.3.2. Look-up Table 설계
4.3.3. 최상위 모듈 설계

5. 응용 회로 설계
5.1. 8 비트 바이너리 덧셈기 설계
5.1.1. 전가산기 설계
5.1.2. 8 비트 바이너리 덧셈기 최사위 모듈 설계
5.2. 4 자리 십진수 덧셈기 설계
5.2.1. 전가산기 설계
5.2.2. 1 자리 십진수 덧셈기 설계
5.2.3. 4 자리 십진수 덧셈기 최상위 모듈 설계
5.3. Add-Shift 방식 곱셈기 설계
5.3.1. 제어 모듈 설계
5.3.2. Add-Shift 방식 곱셈기 최상위 모듈 설계
5.4. 최대공약수 (GCD) 연산 회로 설계
5.4.1. RT 수준 GCD 설계
5.4.2. 데이터 처리형 구조의 GCD 설계
5.4.2.1. 2 입력 멀티플렉서 설계
5.4.2.2. 비동기 리셋 레지스터 설계
5.4.2.3. 동기 리셋 레지스터 설계
5.4.2.4. 레지스터 설계
5.4.2.5. Ripple Carry Adder 설계
5.4.2.6. Carry Lookahead Adder 설계
5.4.2.7. 비교기 설계
5.4.2.8. 뺄셈기 설계
5.4.2.9. GCD 최상위 모듈 설계
5.4.3. FSMD 형 구조의 GCD 설계
5.4.3.1. 데이터패스 모듈 설계
5.4.3.2. 제어 모듈 설계
5.4.3.3. GCD 최상위 모듈 설계
5.5. 덧셈 전용 프로세서 설계
5.5.1. 8 비트 레지스터 설계
5.5.2. 프로그램 카운터 설계
5.5.3. 메모리 설계
5.5.4. 데이터패스 설계
5.5.5. 컨트롤러 설계
5.5.6. 최상위 덧셈 전용 프로세서 설계

부록 1. 웹 기반 IP 재사용 설계 및 검증 CAD 시스템, Flowrian
부록 1.1. Flowrian의 독창성
부록 1.2. 웹 기반 CAD 시스템
부록 1.3. Flowrian의 설치
부록 1.4. Verilog 설계 및 시뮬레이션 검증 흐름